|
wtorek, 20 luty 2007 |
Proste ALU napisane w Verilogu, zadanie jednego z laboratoriów podstaw mikroelektroniki na WEiTI PW. Stworzone edytorem VIM, skompilowane kompilatorem CVER.
Status: Zakończony
Typ: Otwarty
pmk-lab6-tomek_cedro.v - kod źródłowy
verilog.log - wynik kompilacji = testbench
Analiza graficzna pliku verilog.dump :
GTK Wave screenshot - darmowy open-source program do analizy czasowej symulacji. |
